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2018广东会娱乐注册送38 工程师须知:降低移动设备静态功耗的工艺设计方法

发布时间:2020-01-09 09:28:19 人气:4567

2018广东会娱乐注册送38 工程师须知:降低移动设备静态功耗的工艺设计方法

2018广东会娱乐注册送38,优化移动设备在先进节点的功耗是个棘手的问题,可以借助应力增强填充单元。

随着晶体管的尺寸越来越小,如何优化移动设备的功耗成为一个重大问题。功耗可分为两大类:动态和静态。芯片在执行各项功能时使用的是动态(主动)功耗,而漏电流消耗的是静态(漏泄)功耗(图 1)。对于采用深亚微米技术开发的高性能、低成本移动设备,静态功耗已成为总功耗的主要来源,主要是因为晶体管的断态子阈值漏电流 (i^sub)。晶体管阈值电压 (vt) 的降低导致子阈值漏电流升高,使 i^sub 目标越来越高,因而给设计人员带来了更大的挑战。作为主要的断态漏泄元器件,减少 i^sub 功耗已成为众多研究活动的主题。

图 1.nmos 晶体管的漏电流元器件。

全新的布局后仿真方法和流程借助应力增强填充 (sef) 单元将机械应力引入器件的通道区,从而减少 i^sub。这项技术依赖于版图,提供了对 vt 的精细控制,既可独立使用,也可与其他技术结合使用。

减少漏泄的方法

目前主要有两种减少漏泄的技术:基于电路和基于工艺。基于电路的技术使用了晶体管堆栈或多阈值电压。其中应用最广的一种方法是双阈值 cmos,它在非关键路径中使用了高阈值电压晶体管,以减少漏泄功耗,在关键路径则使用低阈值晶体管,以维护电路性能。这种技术可有效减少子阈值漏泄(因为 i^sub 是 vt 的指数函数),但极大地增加了工艺的复杂性,因为它需要其他掩模步骤。

基于工艺的技术可控制元器件的物理尺寸,例如扩散区长度或氧化层厚度。其中一种广为人知的方法是应变工程,即在器件制造期间将机械应力引入器件的通道区和源极/漏极区。机械应力以两种方式作用于 i^sub:

1、在器件制造期间,晶体管区的应力影响了袖珍离子植入,不断改变 mosfet 的 vt。

2、引入通道区的应力影响了载流子迁移率并可控制 i^sub,因为这两个因素之间存在线性相关性。

如今,通过设计验证工具的新功能,设计人员可以在堆叠的 3d-ic 芯片中执行应力评估,并分析由不同应变工程源产生的版图引起的晶体管-晶体管应力变化。这些源包括接触孔蚀刻停止层 (cesl)、各种应力记忆技术 (smt),以及浅沟槽隔离 (sti) 区。通过采用基于物理学的简化模型,设计人员可以处理由应力源引起的迁移率和 vt 修改。通过这种版图应力分析功能,我们开发和执行了布局后仿真算法和流程,以减少 mosfet 器件的断态漏电流。

为优化漏泄而引入的任何应力修改不得损害器件的性能。我们认为,修改 sti 引起的应力是影响晶体管阈值电压的一种可行方法。由于工艺对杂质扩散速率的影响,这一应力源可以对阈值电压产生极大的影响,但因人为应力源的作用更大,它对充电载流子迁移率的影响可能较弱。

用于 sti 的应力取决于活动区域的长度以及相邻有源器件之间的距离,这种距离通常称为 sti 宽度 (stiw),如图 2 所示。这一依赖关系使我们意识到,我们可以借助应力工程填充单元修改应力。在如今的标准单元设计中,填充单元占了芯片总面积的 30% 之多。填充单元不具备任何功能,因此可被用于对邻近晶体管通道产生所需的机械应力。每个填充单元都包含“虚拟”晶体管结构,可以在不影响设计一致性的情况下修改这个结构,以影响邻近的应力。为最大限度减少版图修改,我们仅降低了漏泄量最大的 pmos 器件的漏泄功耗。

图 2. 有源区的长度和sti 宽度 (stiw)可以决定 sti 应力。

针对特定的制造流程和标准单元库,减少漏泄的主要步骤是:

设计特殊的应力增强填充 (sef) 单元,通过改变机械应力减少邻近晶体管的漏电流;

开发布局后优化算法,对初始布局进行本地更改,并以能够最大限度减少漏泄的方式插入 sef 单元。

通过修改标准填充单元的“虚拟”器件层可以形成 sef 单元。校准后的应力模型表明,可以通过引入由 sti 引起的压应力提高 p-型器件的 vt。这种效应来源于 p-晶体管对 stiw 的 vt 依赖关系。我们通过移除 n-阱区域的有源区修改了原始的填充单元(图 3)。这种做法可提高相邻单元中 pmos 器件周围的 sti 数量,形成了更多压应力,导致这些器件的 vt 升高。

图 3.移除 n-阱区域的有源区可增加邻近 pmos 器件周围的 sti 数量,对这些器件产生更多应力。

sef 单元引起的 pmos 器件的 vt 升高取决于通道与 sef 边缘之间的距离(图 4)。插入更大的 sef 单元(包含 5 条或以上的多晶栅)可能导致个别晶体管的 vt 变化更大,但净效应可能更小,因为更大的 sef 会受到空间限制。

图 4.sef 单元引起的 vt 升高取决于通道与 sef 边缘之间的距离。

布局优化流程

要开展优化流程,首先应识别漏泄量最大的器件。通过应力评估模型可以识别出大多数漏泄器件,但必须针对晶圆代工厂和芯片采用的技术节点校准这个模型。针对特定的晶圆代工工艺,此类模型可以:

分析版图引起的应力;

识别所有应力源;

计算各个器件中因应力引起的 vt 变化

包含 vt 下降最多的器件的单元被视为漏泄热点。布局优化流程的主要约束在于确保预定义单元(例如时钟单元)的位置不变。布局优化流程的关键目标是所谓的“优化区”,即两个连续的固定单元之间的标准单元行的一部分,如图 5 所示。各个区域都包含一个或多个热点单元。必须使用功能全面的布局和布线工具单独对各个区域执行优化。

图 5.优化区指的是两个连续的固定单元之间的标准单元行的一部分,即 sef 单元的插入位置。

在前处理期间,所有标准填充单元都被移除,以腾出空间插入 sef 单元。为将 sef 单元插入所需位置,优化算法将标准单元在优化区的初始位置左右调换,但单元顺序保持不变,以尽可能减少对布通率的负面影响。优化后的 sef 布局能够最大限度地减少各个区的 i^sub。

所减少的整个单元的漏泄量是该单元包含的所有器件的 ∆i^sub 总量。优化算法将这个计算结果作为成本函数,按优先级对 sef 插入位置进行排序,从而最大限度地减少子阈值电流。以下是对这些布局决策的描述,而表 1 为其总结。

1.先完成作为目标的标准单元块的布局和布线,之后进一步调整时序收敛,以达到目标性能。使用标准技术(例如 vt 转换)实现最低的漏泄功耗。移除布线之后,按以下步骤修改完成的数据库。

2.采用应力评估模型,以识别包含大多数漏泄器件的热点单元。

3.移除标准填充单元。

4.在标准单元行中定义“优化区”(即两个连续的固定单元之间的行的一部分)。

5.在各个区域中,将漏泄量计算结果作为成本函数,按优先级对 sef 插入位置进行排序,然后按优先顺序执行 sef 插入。

6.使用标准的布局和布线工具对标准单元块进行重新布线。重新验证模块时序。

7.重新计算已优化 版图 的设计的总漏泄量。

表 1.优化流程

我们在包含约 480,000 个单元的 28nm 技术节点设计中执行优化仿真。优化之后,sef 单元的数量约为 35,000,约占总面积的 19%。最大和平均的优化区长度分别为 30µm 和 15µm。

图 6 展示了优化后模块内的单元位移统计数据。60% 的单元位移少于 1µm,最大的位移约为 4µm。这种最小程度的位移非常有助于在布局和布线期间保持时序收敛。

图 6.优化后的设计块中的单元位移。

图 7 对原始模块和修改后模块中 200 个标准 pmos 晶体管子集中变化最大的晶体管的漏泄进行了比较。水平轴按泄漏量从高到低排列这些晶体管,所形成的曲线与晶体管速度大体一致。各个模块的曲线代表指数函数的曲线拟合。

图 7.原始模块和修改后模块中晶体管子集的漏泄比较。

在测试芯片流片之后,执行测量以确认结果。以两种方式对 28nm 测试芯片进行流片:带原始版图设计的“原始”模块,以及使用 sef 和布局优化流程修改了版图之后的“修改后”模块。在流片时,将这两种模块布局在同一个光刻区域中紧密相邻的位置,以便两种模块的任何流程差异对它们产生同样的影响。为目标模块配备专用电源,以排除同一芯片上其他电路对测量值造成的影响。

图 8 突出显示了对经过一系列工艺处理的各种芯片的原始模块和应力工程模块进行漏泄测量的结果。数据显示,优化后的 sef 单元布局至少可以节约 10% 的漏泄。针对各个模块 1000 个最坏情况余量的时序报告显示,原始模块和修改后模块之间存在 50ps 的差值(基于 1.8ns 的周期)。仅在一部分路径中发现负余量,并且可以轻松恢复。

图 8.对经过一系列工艺处理的各种芯片的原始模块和应力工程模块进行漏泄测量比较。

总结

使用 sef 单元能够在对芯片版图影响最小的情况下有效减少子阈值漏泄。针对硅上测试芯片的测量值证实了这种方法能够在保持电气性能不变的情况下减少10%-15% 的漏泄量。虽然我们是在标准单元上开展研究,但这种技术可能对低 vt 和超低 vt 的晶体管更加有效。需要注意的是,在广泛采用时,必须针对各个晶圆代工厂和芯片制造采用的各个工艺节点校准应力模型。此外,我们的应变工程技术依赖于 版图,提供了对 vt 的精细控制,既可独立使用,也可与其他技术结合使用。